AN-1066 应用笔记

AN-1066
应用笔记
One Technology Way • P.O. Box 9106 • Norwood, MA 02062-9106, U.S.A. • Tel: 781.329.4700 • Fax: 781.461.3113 • www.analog.com
低噪声时钟 AD9523、AD9524 和 AD9523-1 的电源考虑
作者 ：Matthew Felmlee
AD9523、AD9524 和 AD9523-1 时钟产品具有出色的集成度、
性能和功耗特性，提供一种替代单芯片解决方案。
简介
本应用笔记旨在帮助用户了解电源管理的设计如何影响
ADI 公 司 AD9523、AD9524 和 AD9523-1 系 列 低 噪 声、 低
功耗时钟产品的性能。此外还详细说明了系统电路板布局
布线和频率规划。
在所有应用中，这些时钟产品都要求 1.8 V 和 3.3 V 电源。
系统板设计期间应当考虑各种噪声和耦合情况，以确保了
解所有噪声和杂散影响。
VCXO
LDO_PLL1
LF1_EXT_CAP
OSC_CTRL
OSC_IN
OSC_IN
PLL1_OUT
STATUS0/ STATUS1/
SP0
SP1 LF2_EXT_CAP
LDO_VCO VDD1.8_OUT[x:y] VDD3_OUT[x:y]
STATUS MONITOR
LOCK DETECT/
SERIAL PORT
ADDRESS
÷D1
REFA
REFA
REF_SEL
REFB
REFB
REF_TEST
LOCK
DETECT
÷R1
÷R1
SWITCHOVER
CONTROL
FANOUT
LOOP
FILTER
P
F
D
CHARGE
PUMP
×2
P
F
D
CHARGE
PUMP
LOOP
FILTER
FANOUT
VCO
÷N1
÷N2
CS
RESET
PD
EEPROM_SEL
÷D
∆t
EDGE
SELECT
OUT12
OUT12
÷D
∆t
EDGE
SELECT
OUT11
OUT11
÷D
∆t
EDGE
SELECT
OUT10
OUT10
÷D
∆t
EDGE
SELECT
OUT9
OUT9
÷D
∆t
EDGE
SELECT
OUT8
OUT8
÷D
∆t
EDGE
SELECT
OUT7
OUT7
÷D
∆t
EDGE
SELECT
OUT6
OUT6
÷D
∆t
EDGE
SELECT
OUT5
OUT5
÷D
∆t
EDGE
SELECT
OUT4
OUT4
÷D
∆t
EDGE
SELECT
OUT3
OUT3
÷D
∆t
EDGE
SELECT
OUT2
OUT2
÷D
∆t
EDGE
SELECT
OUT1
OUT1
÷D
∆t
EDGE
SELECT
OUT0
OUT0
PLL2
SDIO/SDA
SDO
SCLK/SCL
OUT13
OUT13
M2
÷R1
PLL1
∆t
EDGE
SELECT
M1
LOCK
DETECT
÷R2
÷D
CONTROL
INTERFACE
(SDI AND I2C)
EEPROM
ZD_IN
ZD_IN
AD9523-1
LDO_DIV_MI
VDD3_VCO
SYNC
图 1. AD9523-1 顶层框图
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08921-001
VDD3_PLL
AN-1066
应用笔记
目录
简介 .................................................................................................... 1
电源噪声 ........................................................................................... 3
修订历史 ........................................................................................... 2
电源配置 ........................................................................................... 5
噪声源基本知识 .............................................................................. 3
修订历史
2010 年 11 月—修订版 0 ：初始版
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AN-1066
应用笔记
0
噪声源基本知识
–10
噪声源可以分为两类 ：内部电路器件噪声和外部干扰。电
路噪声在所有集成电路设计中都存在，其来源包括热噪声、
闪烁噪声和散粒噪声等。外部干扰源包括电源噪声和电磁
干扰等。本应用笔记重点关注外部噪声源，包括电源噪声
以及与时钟输出相互耦合相关的噪声。
–20
–40
–50
电源噪声
–60
电源抑制比 (PSR) 衡量电路在不同频率下抑制输入电源纹
波的能力，它对于保持许多 RF 和无线应用所需的极低噪
声和杂散性能至关重要。对于 ADC 时钟应用来说，幅度
噪声 (AM) 对于 ADC 的编码时钟不那么重要，因为采样
是在时钟边沿发生的。这种情况下，时钟抖动或相位噪声
是 ADC 性能降低的主要原因（参见应用笔记 AN-756 ：采
样系统以及时钟相位噪声和抖动的影响 ）。然而，如果 AM
噪声被转换为 PM 噪声（时间抖动），则 ADC 性能会下降。
因此，在本应用笔记中，PSR 衡量的是对 AM 至 PM 转换
的抑制能力。
–70
–90
1
10
100
1k
10k
FREQUENCY (kHz)
图 2. AD9523 电源推移增益
接下来的示例说明如何得出 VDD3_OUT[x:y] 电源的 LDO
噪声要求（其它电源引脚类似）。
–80
1:
2:
3:
4:
5:
6:
7:
–90
–100
–110
1kHz, –123.1dBc/Hz
10kHz, –133.8dBc/Hz
100kHz, –140.5dBc/Hz
1MHz, –149.0Bc/Hz
10MHz, –161.5dBc/Hz
40MHz, –162.1dBc/Hz
800kHz, –146.9dBc/Hz
–120
1
–130
2
–140
3
–150
–160
–170
7
4
NOISE:
ANALYSIS RANGE x: START 10kHz TO STOP 40MHz
INTG NOISE: –81.0dBc/40MHz
RMS NOISE: 126.6µRAD
7.3mdeg
RMS JITTER: 164.0fsec
RESIDUAL FM: 1.7kHz
–180
100
1k
10k
100k
FREQUENCY (Hz)
1M
5
10M
6
09278-014
PHASE NOISE (dBc/Hz)
为了测量电路电源的 PSR，需要在直流电源引脚上施加一
个交流信号，然后在时钟输出端测量由此产生的杂散。该
交流信号在时钟输出端产生 AM 至 AM 转换、AM 至 PM
转换或二者的组合。如上文针对 ADC 所述，ADC 近似仅
响应相位抖动。如果使用频谱分析仪测量杂散信号，则很
难判断杂散音是 AM 还是 PM。频谱分析仪前需要放置一
个限幅滤波器，或者利用 ADC 来测量时钟杂散。杂散信
号衡量宽频率范围（一般是 10 Hz 到 10 MHz）内幅度输入
纹波所产生的输出相位噪声，用分贝表示 (dBc/V rms)。图
2 所示的数据反映了 122.88 MHz 时钟信号的各电源上相位
噪声（杂散）量 (dBc/Hz) 与每 1 V rms 正弦音的关系。
VDD3_OUT9 dBc/Vrms HSTL 16mA
VDD3_PLL2 dBc/Vrms HSTL 16mA
VDD3_PLL1 dBc/Vrms HSTL 16mA
VDD1.8_OUT9 dBc/Vrms HSTL 16mA
–80
08921-002
(dBc/Vrms)
–30
图 3. AD9523-1 相位噪声，输出 = 122.88 MHz（VCXO = 122.88 MHz，
Crystek VCXO CVHD-950）；倍频器开启
从图 3 得知，100 kHz 偏移相位噪声为 −137.7 dBc/Hz。若
要对相位噪声只产生 0.5 dB 的影响，电源引起的噪声必须
比它低至少 10 dB，或者为 −147.7 dBc/Hz。从图 2 得知，
VDD3_OUT9 电源引脚的内部电源抑制为 25 dB。因此，在
100 kHz 偏移时，该引脚上的噪声可以是 −147.7 dBc/Hz −
(−25 dBc V rms) = 10(-122.7 dBrms/20) = 0.7 μV rms。
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AN-1066
应用笔记
表 1 列出了发送至任一输出端的 VCXO 或发送至所有输出
端的标准 PLL2 的典型相位噪声要求。然后，利用上述方
法便可得出电源引脚的噪声要求。结果如表 2 至表 5 所示。
表 1. 输出端 VCXO 和 PLL 驱动器要求
频率
输出端 VCXO
输出端时钟
1
-128
-123
10
-140
-135
40
-145
-137
100
-148
-139
800
-156
-156
单位
VCXO
8
μV/√Hz（最大值）
时钟
14
μV/√Hz（最大值）
VCXO
59
μV/√Hz（最大值）
时钟
105
μV/√Hz（最大值）
1 kHz 时的噪声频谱密度
10 kHz 时的噪声频谱密度
100 kHz 时的噪声频谱密度
VCXO
12
μV/√Hz（最大值）
时钟
33
μV/√Hz（最大值）
800 kHz 时的噪声频谱密度
2
μV/√Hz（最大值）
1 kHz 至 60 MHz 的输出纹波
6
mV p-p（最大值）
表 3. VDD3_PLL2 噪声要求
单位
VCXO
359
nV/√Hz（最大值）
时钟
638
nV/√Hz（最大值）
1 kHz 时的噪声频谱密度
VCXO
90
nV/√Hz（最大值）
时钟
160
nV/√Hz（最大值）
VCXO
32
nV/√Hz（最大值）
时钟
91
nV/√Hz（最大值）
800 kHz 时的噪声频谱密度
18
nV/√Hz（最大值）
1 kHz 至 60 MHz 的输出纹波
0.26
mV p-p（最大值）
表 5. VDD3_OUT[x:y] 噪声要求
电源特性 ：VDD3.3_OUT[x:y] 14
限值
Outputs
1 kHz 时的噪声频谱密度
单位
VCXO
2.5
μV/√Hz（最大值）
时钟
4.5
μV/√Hz（最大值）
VCXO
0.7
μV/√Hz（最大值）
时钟
1.2
μV/√Hz（最大值）
VCXO
0.25
μV/√Hz（最大值）
时钟
0.8
μV/√Hz（最大值）
2
mV p-p（最大值）
10 kHz 时的噪声频谱密度
100 kHz 时的噪声频谱密度
单位
1 kHz 至 60 MHz 的输出纹波
图 4 给出了 122.88 MHz 时钟输出的两条相位噪声曲线。在
10 kHz 区域，一条曲线的噪声高于另一条曲线，这是因为 1.8
V 输出电源噪声过高。噪声较低的曲线是利用 ADI 公司的
1.8 V 线性调节器 ADP150 作为输出电源进行测量的。
40
μV/√Hz（最大值）
48
μV/√Hz（最大值）
100 kHz 时的噪声频谱密度
17
μV/√Hz（最大值）
800 kHz 时的噪声频谱密度
2
μV/√Hz（最大值）
1 kHz 至 60 MHz 的输出纹波
16
mV p-p（最大值）
–90
–95
–100
PHASE NOISE (dBc/Hz)
1 kHz 时的噪声频谱密度
10 kHz 时的噪声频谱密度
–105
–110
–115
–120
–125
–130
–135
–140
–145
–150
–155
–160
1:
2:
3:
4:
5:
6:
7:
x:
1
100Hz, –102.7482dBc/Hz
1kHz, –122.0441dBc/Hz
10kHz, –131.9688dBc/Hz
100kHz, –140.3949dBc/Hz
1MHz, –148.7617dBc/Hz
10MHz, –161.2288dBc/Hz
40MHz, –161.8934dBc/Hz
START 1kHz
STOP 40MHz
CENTER 20.0005MHz
SPAN 39.999MHz
2
3
4
NOISE:
ANALYSIS RANGE X: BAND MARKER
ANALYSIS RANGE Y: BAND MARKER
INTG NOISE: –79.9945dBc/40MHz
RMS NOISE: 141.51µRAD
8.10795mdeg
RMS JITTER: 183.285fsec
RESIDUAL FM: 1.71012kHz
–165
–170
100
1k
10k
100k
5
7
6
1M
FREQUENCY (Hz)
图 4. 电源噪声引起噪声的示例
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10M
08921-104
限值
限值
100 kHz 时的噪声频谱密度
限值
电源特性 ：VDD3.3_PLL2
电源特性 ：VDD1.8_OUT[x:y]
10 kHz 时的噪声频谱密度
表 2. VDD3_PLL1 噪声要求
电源特性 ：VDD3.3_PLL1
表 4. VDD1.8_OUT[x:y] 噪声要求
AN-1066
应用笔记
绿框区域表示共享 1.8 V 和 3.3 V 电源连接的输出通道部分。
连接成对进行，因此彼此之间的耦合程度最高。
电源配置
图 5 显示了 AD9523 的各种电源连接。注解说明各电源引
脚为哪些电路模块供电，以及各电源域的交互如何引起杂
散信号。
红色和蓝色圆圈表示电源域如何在评估板上共享。
图 6 显 示 了 AD9523 输 出 通 道 电 路 模 块 的 电 源 布 线。
AD9524 适用于同样的布线，但需去除 OUT6 至 OUT13。
图 7 是针对 AD9523-1 的布线。这些图示用于显示通道间
耦合源，包括 ：
• 共用电源（分频器 / 驱动器）
• 封装（焊线接近）
• 评估板（走线 / 端接）
• VCO 分频器（与 AD9523-1 双通道分频器相关的电源 /
多路复用器）
3.3V FOR EACH PAIR OF OUTPUTS NEEDS TO BE SEPARATED
FROM EACH OTHER FOR OPTIMIZED ISOLATION BETWEEN PAIRS.
IF THEY ARE ALL THE SAME FREQUENCY OUTPUT, 3.3V CAN BE TOGETHER.
THIS IS A PLL2 SUPPLY
(EVERYTHING EXCEPT VCO/VCO_DIV)
AND NEEDS TO BE ISOLATED.
PLL1_OUT
ZD_IN
ZD_IN
VDD1.8_PLL2
OUT0
OUT0
VDD3_OUT[0:1]
OUT1
OUT1
VDD1.8_OUT[0:3]
OUT2
OUT2
VDD3_OUT[2:3]
OUT3
OUT3
EEPROM_SEL
STATUS0/SP0
STATUS1/SP1
1.8V FOR EACH PAIR OF OUTPUT
NEEDS TO BE SEPARATED
72
71
70
69
68
67
66
65
64
63
62
61
60
59
58
57
56
55
PLL1_OUT IS NOT
RECOMMENDED TO BE USED
WHEN SPUR IS A CONCERN.
PLL1 1.8V LDO BP
PLL1 SUPPLY
AD9523
THE EXPOSED PAD IS THE ELECTRICAL GND
AND A THERMAL DISSIPATION PAD; FOR
BOTH REASONS, A SOLID GND CONNECTION
IS REQUIRED
VCO DIVIDER 1.8V LDO BP
VCO AND VCO DIVIDER SUPPLY
VCO LDO BYPASS
PLL1 REF SUPPLY
1.8V
RESET
CS
SCLK/SCL
SDIO/SDA
SDO
REF_TEST
OUT13
OUT13
VDD3_OUT[12:13]
OUT12
OUT12
VDD1.8_OUT[12:13]
OUT11
OUT11
VDD3_OUT[10:11]
OUT10
OUT10
VDD1.8_OUT[10:11]
3.3V
54
53
52
51
50
49
48
47
46
45
44
43
42
41
40
39
38
37
VDD1.8_OUT[4:5]
OUT4
OUT4
IF THIS PAIR IS USED
VDD3_OUT[4:5] FOR RxADC, ITS 3.3V
OUT5
SHOULD BE ISOLATED.
OUT5
VDD1.8_OUT[6:7]
OUT6
BECAUSE THE ADC IS ON TOP
OUT6
AND THE DAC IS ON THE BOTTOM,
VDD3_OUT[6:7] ASSIGNING THIS PAIR FOR LVDS IS
OUT7
GOOD FOR ISOLATION.
OUT7
VDD1.8_OUT[8:9]
OUT8
IF THIS PAIR IS USED
OUT8
VDD3_OUT[8:9] FOR TxDAC, ITS 3.3V
OUT9
SHOULD BE ISOLATED.
OUT9
WITHIN A PAIR, THE ISOLATION IS IN
THE WORST CASE; AVOID USING THE
SAME PAIR FOR 2 DIFFERENT FREQUENCIES.
SINGLE-ENDED OUTPUT IS ALWAYS A STRONG
NOISE SOURCE TO OTHER OUTPUTS,
SO PLACE THEM CAREFULLY.
IF THIS GROUP IS CONFIGURED AS CMOS, ITS 3.3V
MUST BE ISOLATED FROM OTHERS. FOR UNUSED CMOS PIN,
CONSIDER SETTING IT TO OPPOSITE POLARITY AND PLACE A
DUMMY CAPACITIVE LOAD ON IT TO MINIMIZE ITS NOISE ON THE SUPPLY.
NOTES
1. A PAIR OF OUTPUTS SHARE A SUPPLY PIN. FOR EXAMPLE, PIN 47 (OUT6)/PIN 46 (OUT6) AND PIN 44 (OUT7)/PIN 43 (OUT7)
SHARE THE SAME SUPPLY, PIN 48 (VDD1.8_OUT[6:7]).
图 5. AD9523 电源连接
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1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
31
32
33
34
35
36
3.3V FOR PIN 2, PIN 13, AND PIN 18
NEEDS TO BE SEPARATED
FROM EACH OTHER
FOR OPTIMIZED ISOLATION.
LDO_PLL1
VDD3_PLL1
REFA
REFA
REFB
REFB
LF1_EXT_CAP
OSC_CTRL
OSC_IN
OSC_IN
LF2_EXT_CAP
LDO_PLL2
VDD3_PLL2
LDO_VCO
PD
REF_SEL
SYNC
VDD3_REF
AN-1066
应用笔记
SHARED ON
BOARD
(3.3V)
SHARED IN DIE
(1.8V*)
SHARED ON
BOARD
(1.8V)
OUT13
OUT13
OUT12
OUT12
÷D
∆t
EDGE SELECT
÷D
∆t
EDGE SELECT
÷D
∆t
EDGE SELECT
÷D
∆t
EDGE SELECT
÷D
∆t
EDGE SELECT
÷D
∆t
EDGE SELECT
÷D
∆t
EDGE SELECT
÷D
∆t
EDGE SELECT
÷D
∆t
EDGE SELECT
÷D
∆t
EDGE SELECT
OUT5
OUT5
OUT4
OUT4
÷D
∆t
EDGE SELECT
OUT3
OUT3
÷D
∆t
EDGE SELECT
OUT2
OUT2
÷D
∆t
EDGE SELECT
OUT1
OUT1
÷D
∆t
EDGE SELECT
OUT0
OUT0
OUT11
OUT11
OUT10
OUT10
OUT9
OUT9
OUT8
OUT8
OUT7
OUT7
OUT6
OUT6
NOTES
1. SAME CONNECTIONS APPLY FOR THE AD9524,
MINUS OUT6 THROUGH OUT13.
*OUT0 TO OUT3 SHARE 1.8V.
08921-004
SHARED IN DIE
(3.3V)
图 6. AD9523 输出驱动器电源连接
M1
÷3, ÷4, ÷5
M2
÷3, ÷4, ÷5
FANOUT
FANOUT
SHARED IN DIE
(1.8V)
SHARED ON
BOARD
(3.3V)
SHARED ON
BOARD
(1.8V)
OUT13
OUT13
OUT12
OUT12
÷D
∆t
EDGE SELECT
÷D
∆t
EDGE SELECT
÷D
∆t
EDGE SELECT
÷D
∆t
EDGE SELECT
÷D
∆t
EDGE SELECT
÷D
∆t
EDGE SELECT
÷D
∆t
EDGE SELECT
÷D
∆t
EDGE SELECT
÷D
∆t
EDGE SELECT
÷D
∆t
EDGE SELECT
OUT5
OUT5
OUT4
OUT4
÷D
∆t
EDGE SELECT
OUT3
OUT3
÷D
∆t
EDGE SELECT
OUT2
OUT2
÷D
∆t
EDGE SELECT
OUT1
OUT1
÷D
∆t
EDGE SELECT
OUT0
OUT0
OUT11
OUT11
OUT10
OUT10
OUT9
OUT9
OUT8
OUT8
OUT7
OUT7
OUT6
OUT6
08921-005
SHARED IN DIE
(3.3V)
图 7. AD9523-1 输出驱动器电源连接
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AN-1066
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如何解读表 6
OUT5 行与 OUT8 列相交处为 L。此时，AD9523 的 3.3 V 和 1.8
V 电源是分离的，板上仅 1.8 V 电源域是共用的。
表 6 最左边的一栏是 245.76 MHz 时钟频率下的实测输出。
最上边的一行列出了配置为 15.68 MHz 的另一个输出，称
为侵扰源。这些输出在 LVPECL 模式下一次开启一个，同
时开启一个侵扰源。根据测量通道与侵扰源的和值或差值，
记录最高杂散水平。为了说明耦合机制，杂散水平被分为
三个类别。
5
0
REF LVL
5dBm
MARKER 1 [T1]
4.05dBm
245.99198397MHz
1
1 [T1]
2 [T1]
–20
3 [T1]
–30
(dBm)
10kHz
10kHz
10s
1 [T1]
–10
H 类是最高类别。当侵扰源共享芯片上的 3.3 V 和 1. 8 V 电
源时，发生 H 类耦合。从器件外部着手无法降低这种耦合。
应当采用适当的频率规划，将相同的频率施加于这些输出
来消除耦合。
RBW
VBW
SWT
4 [T1]
–40
RF ATT 30dB
UNIT
–50
–60
1
2
–70
M 类是中等类别。当 VDD1.8_OUT 电源位于测量输出与
侵扰源之间时，发生 M 类耦合，例如在侵扰源位于 OUT9
时测量 OUT10。这些输出不共享芯片上的 3.3 V 和 1.8 V 电
源，但通道 10 的 1.8 V 电源紧挨着侵扰源 OUT9。
dBm
4.05dBm
245.99198397MHz
–72.79dB
122.64529858MHz
–72.78dB
–123.44689379MHz
–79.50dB
188.37675351MHz
–80.09dB
157.11422846MHz
4
3
–90
–95
CENTER 245.5911824MHz
40MHz/
SPAN 400MHz
08921-006
–80
图 8. OUT5 与侵扰源 OUT8
L 类是最低类别。当测量通道电源来自侵扰源时，发生 L
类耦合。当通道的和频率和差频率位于测量频段以外时，
即实现了适当的频率规划。
AD9523 评估板尽可能将电源域分离，但为每个电源引脚
配置一个独立 LDO 调节器的成本太高。例如，OUT4 至
OUT7 共用同一 LDO 调节器。评估板上的电源连接以星型
连接方式返回 LDO 输出。
降低耦合的一种方法是各输出使用尽可能低的输出幅度。
例如，当一个低噪声关键输出工作在 LVPECL 模式时，将
侵扰通道配置为 LVDS 工作模式。LVDS 的交流电压摆幅较
低，因此能够降低耦合。
表 6. AD9523-1 的通道间耦合 1
1.8 V 板
OUT0 至 OUT3
3.3 V 板
OUT0 至 OUT3
片内
测量输出
(245.76 MHz)
3.3 V 和 1.8 V 3.3 V 和 1.8 V 3.3 V 和 1.8 V
1
OUT10 至 OUT13
OUT8 至 OUT9
3.3 V 和 1.8 V
3.3 V 和 1.8 V
OUT10 至 OUT13
3.3 V 和 1.8 V
3.3 V 和 1.8 V
侵扰源 (15.68 MHz)
OUT0 OUT1 OUT2 OUT3 OUT4
H
OUT0
OUT1
OUT4 至 OUT9
OUT4 至 OUT7
H
OUT5
OUT6 OUT7 OUT8
OUT9 OUT10 OUT11 OUT12 OUT13
M
M
L
L
L
L
L
L
L
L
L
L
M
M
L
L
L
L
L
L
L
L
L
L
OUT2
M
M
OUT3
M
M
H
H
L
L
L
L
L
L
L
L
L
L
L
L
L
L
L
L
L
L
L
L
OUT4
L
L
L
L
OUT5
L
L
L
L
H
OUT6
L
L
L
L
M
M
OUT7
L
L
L
L
M
M
H
H
M
M
L
L
L
L
L
L
M
M
L
L
L
L
L
L
H
M
M
L
L
L
L
M
M
L
L
L
L
L
L
L
L
L
L
L
L
H
M
M
M
M
OUT8
L
L
L
L
L
L
M
M
OUT9
L
L
L
L
L
L
M
M
H
H
OUT10
L
L
L
L
L
L
L
L
M
M
OUT11
L
L
L
L
L
L
L
L
M
M
H
OUT12
L
L
L
L
L
L
L
L
L
L
M
M
OUT13
L
L
L
L
L
L
L
L
L
L
M
M
L = 最低耦合，M = 中等耦合，H = 最高耦合。
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H
H
AN-1066
应用笔记
VCO 分频器 M1 和 M2 耦合（仅 AD9523-1）
AD9523-1 具有两个并联 VCO 分频器，用以提供额外的频
率规划和灵活性。VCO 分频器 M1 和 M2 的输出以相同的
程度彼此耦合。表 7 和表 8 列出了各种分频器设置的预期
耦合量。这些表具有如下条件 ：
• 所列值为 800 MHz 范围内分频器 M1 与 M2 之间的最高
混频产物 (m × ωc ± n × ωm)。
• 跟随杂散水平之后的数值是载波的杂散频率偏移。
• 跟随除数之后的数值是分频器的输出频率。
• M1 在 M2 上的混频程度高于 M2 在 M1 上的混频程度。
两个边带上均存在杂散，但表 7 和表 8 仅列出了 800 MHz
范围（载波 ±400 MHz）内的最高杂散。
因此，对于某些分频器设置，实际的侵扰频率恰好落在此
范围以外。例如，当 M2 = ÷3 时，其输出约为 1 GHz ；当
M1 = ÷5 时，其输出约为 600 MHz。如果一个通道由 M2
(1 GHz) 驱动，M1 是侵扰源 (600 MHz)，则耦合杂散出现在
±200 MHz，但在 800 MHz 范围内，±400 MHz 杂散中仅有
一个可见。在 −56.7 dBc 时存在 600 MHz 侵扰频率 (fc – 400
MHz)，但它不是实测的最高杂散。表 8 中记录的是 −54.9
dBc 时的不同混频积，它相对于载波恰好偏移 +200 MHz。
表 7 和表 8 列出了 VCO 分频器设置的所有可能组合及其
间的相应耦合。测量是在两个 PLL 均未锁定（增强）且板
上不存在其它频率下完成的。一个自由运行的 VCO 驱动
VCO 分频器，使得频谱上仅存在 VCO 分频器彼此耦合所
引起的杂散。
表 7. 测量通道为 VCO 分频器 M1，侵扰通道为 VCO 分频器 M2
AD9523-1 VCO DIV 耦合
侵扰源 (M2)
测量 VCO 分频器 (M1)
÷3, 996.6 MHz
÷4, 746.6 MHz
÷5, 597.0 MHz
÷3, 996.6 MHz
−72.3, 333.46 MHz
−57.3, 250.0 MHz
−64.1, 200 MHz
÷4, 746.6 MHz
−68.4, 250 MHz
−73.6, 250 MHz
−73.1, 300 MHz
÷5, 597.0 MHz
−67.6, 200 MHz
−63.2, 150 MHz
−75.4, 400 MHz
表 8. 测量通道为 VCO 分频器 M2，侵扰通道为 VCO 分频器 M1
AD9523-1 VCO DIV 耦合
侵扰源 (M1)
测量 VCO 分频器 (M2)
÷3, 996.6 MHz
÷4, 746.6 MHz
÷5, 597.0 MHz
÷3, 996.6 MHz
<−80, no spurs
−54.9, 250 MHz
−54.9, 200 MHz
÷4, 746.6 MHz
−60.8, 250 MHz
−76.8, 250 MHz
−58.7, 150 MHz
÷5, 597.0 MHz
−58.1, 200 MHz
−62.1, 150 MHz
<−80, no spurs
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AN-1066
应用笔记
输出间耦合考虑示例
本部分考虑 AD9523-1 针对一个 4Rx/4Tx 无线电实施方案
的配置。所需的频率如表 9 所示。
÷3，哪一个应设置为 ÷4，请参考表 7 和表 8。表 10 列出
了 M1 和 M2 输出在 ÷3 和 ÷4 的所有不同组合下的杂散
水平。
表 10. M1 和 M2 分频汇总
表 9. 4Rx/4Tx 示例
频率 (MHz)
184.32
所需频率数 功能
两个双通道 Rx ADC、14 位、IF
2
140 MHz
两个双通道 Tx DAC、14 位、IF 140
4
MHz
2
CPRITM
122.88
4
LO 参考
61.44
2
Tx 数字预失真 (DPD) ADC、12 位 245.76
983.04
所需的每个时钟都有不同的噪声和杂散要求。通常，Rx
ADC 和 Tx DAC 的噪声和杂散要求最低。二者均为 14 位，
信噪比非常低（约 76 dB SNR），信号链的这一部分中没有
其它滤波处理来消除任何时钟杂散。
CPRI 时钟的噪声和杂散要求通常规定在 12 kHz 至 20 MHz
的偏移范围内。因此，该范围之外的其它时钟输出耦合可
以不考虑。
61.44 MHz 的 LO 参考时钟是系统中其它本振的参考频率。
这些 PLL 的带宽常常设计为 50 kHz。LO PLL 的响应是高
阶低通滤波器的响应，61.44 MHz 参考上的杂散通过该响
应进行滤波。因此，10 MHz 以上偏移的 61.44 MHz 时钟杂
散得以衰减。
245.76 MHz 的 Tx DPD ADC 时钟用于数字预失真系统。该
ADC 比 Tx DAC 或 Rx ADC 低两位，因此它对噪声和杂散
的灵敏度低大约 12 dB。
选择 VCO 频率和 VCO 分频器
所 需 的 最 高 频 率 为 983.04 MHz。 这 意 味 着 VCO 频 率 为
2949.12 MHz，VCO 分频比为 3。184.32 MHz 的 Rx ADC 频
率不是 983.04 MHz 的整数分频值。因此，M1 和 M2 VCO
分频器均需使用。将另一个 VCO 分频器设置为 4 可产生
737.28 MHz 的频率，再经过通道 4 分频便可产生 Rx ADC
所需的 184.32 MHz 频率。
需要一个设置为 3 的 VCO 分频器和一个设置为 4 的 VCO
分频器。若要确定分频器 M1 和 M2 中的哪一个应设置为
测量通道
侵扰通道
杂散 (dBc)
对应表格
M1 ÷ 3
M2 ÷ 4
−57.3
表7
M1 ÷ 4
M2 ÷ 3
−68.4
表7
M2 ÷ 3
M1 ÷ 4
−55.9
表8
M2 ÷ 4
M1 ÷ 3
−60.8
表8
汇 总 表 显 示， 当 M1 设 置 为 ÷4、M2 设 置 为 ÷3 时， 在
250 MHz 偏移下耦合杂散最低，为 −68.4 dBc。然而，选择
这一组合之前，还必须考虑最终需要的频率。表 7 和表 8
中列出的杂散水平是在 VCO 分频器输出频率（通道分频
比 = 1）下测得的。VCO 分频器输出会被通道分频进一步
分频。当 M1 设置为 ÷4 时，M1 的 737.28 MHz 输出必须
进一步 4 分频才能产生最终需要的 184.32 MHz 频率。这
意味着，737.28 MHz 载波上的 −68.4 dBc 杂散现已降低 12
dB，变为 184.32 MHz 时钟上的 −80.4 dBc 杂散。
其中，chdiv 为通道分频比。
对于 M2 输出为 983.04 MHz 的情况，如果使用 140 MHz 的
Tx IF，则杂散放大 17 dB。
有关时钟杂散和噪声如何影响 ADC 噪声的更多信息，请
参阅应用笔记 AN-756。表 7 和表 8 仅列出了最高杂散，任
何其它 VCO 耦合杂散均低于所列水平。对于本例，M1 设
置为 ÷4，M2 设置为 ÷3。
指定输出通道的频率
下一步是将各频率指定给一个输出通道。首先考虑的是将
共享 3.3 V 和 1.8 V 内部电源域的输出归为同一频率组。这
意 味 着 OUT0 和 OUT1、OUT2 和 OUT3、 …、OUT12 和
OUT13 都是一对。其次考虑侵扰源相对于共享 1.8 V 电源
的位置。例如，OUT13 和 OUT12 共享同一 1.8 V 电源，但
OUT11 与 VDD1.8_OUT[12:13] 相邻。
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AN-1066
应用笔记
ZONE 1
I
0.5fS
I
I
I
1.5fS
fS
2 fS
I
I
3fS
2.5fS
3.5fS
ZONE 2
B
I
I
0.5fS
I
1.5fS
fS
I
I
2 fS
I
3fS
2.5fS
3.5fS
ZONE 3
C
I
I
0.5fS
I
fS
I
1.5fS
I
2 fS
I
2.5fS
I
3fS
3.5fS
08921-108
A
08921-109
图 9. 欠采样奈奎斯特区
图 10. ADC FFT fIN = 140 MHz，fCLOCK = 184.32 MHz
针对 ADC 和 DAC，可以使用图 9 来确定时钟杂散如何混
叠至目标频段中。以 Rx ADC 为例，fS = 184.32 MHz，140
MHz IF 位于 2 区，IF 输入混叠至 44.32 MHz。时钟杂散位
于 IF 上，其偏移与在时钟上相同。混叠位置可以通过图 9
确定，然后选择 ADC 和 DAC 的混叠影响最小的耦合杂散。
983.04 MHz − 737.28 MHz = 245.76 MHz。 为 了 在 ADC 的
FFT 上确定位置，找到杂散 140 MHz ± 245.76 MHz 的位
置。一个杂散出现在 385.76 MHz，属于奈奎斯特 5 区，位
于 385.76 MHz − 368.64 MHz = 17 MHz。另一杂散属于 2 区，
混叠至 78.5 MHz。这些杂散位置与图 10 的测量结果一致。
图 10 显示所有 AD9523-1 输出工作时 Rx ADC 的 FFT 结果，
其配置如图 11 所示。IF 频率为 44 MHz，与预期相符。78
MHz 和 17 MHz 时其它杂散最差，为 −78 dBFs。正如前面
的计算，杂散出现在 VCO 分频器输出频率之间的差异处 ：
其 余 的 61.44 MHz 和 122.88 MHz 时 钟 与 983.04 MHz 相
距 太 远， 不 会 对 系 统 产 生 影 响。 图 11 显 示 了 最 终 的
AD9523-1 输出频率配置。
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08921-110
应用笔记
图 11. AD9523-1 输出间耦合考虑示例
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应用笔记
注释
I2C 指最初由 Philips Semiconductors（现为 NXP Semiconductors）开发的一种通信协议。
©2010 Analog Devices, Inc. All rights reserved. Trademarks and
registered trademarks are the property of their respective owners.
AN08921sc-0-6/11(0)
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